工程师笔试题目集锦

　　威盛最新考题

　　1.写出asic前期设计的流程和相应的工具

　　2.化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和

　　3.画出DFF的结构图,用verilog实现之

　　4.一个农夫发现围成正方形的围栏比长方形的节省4个木桩但是面积一样.羊的数目和正

　　方形围栏的桩子的个数一样但是小于36，问有多少羊

　　5画出可以检测10010串的状态图,并verilog实现之

　　6写出两个排序算法,问哪个好

　　东信笔试题

　　笔试：30分钟。

　　1.压控振荡器的英文缩写(VCO)。

　　2.动态随机存储器的英文缩写(DRAM)。

　　3.选择电阻时要考虑什么?

　　4.单片机上电后没有运转，首先要检查什么?

　　5.计算机的基本组成部分及其各自的作用。

　　6.怎样用D触发器、与或非门组成二分频电路?

　　南山之桥的笔试题

　　1.setup和holdup时间,区别.

　　2.多时域设计中,如何处理信号跨时域

　　3.latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的

　　4.BLOCKING NONBLOCKING 赋值的区别

　　5.MOORE 与 MEELEY状态机的特征

　　6.IC设计中同步复位与 异步复位的区别

　　7.实现N位Johnson Counter,N=5

　　8.用FSM实现101101的序列检测模块

　　威盛VIA 2003.11.06 上海笔试试题

　　两个positions, ASIC and VLSI:

　　VLSI：

　　1。解释setup和hold time violation，画图说明，并说明解决办法。

　　2。说说静态、动态时序模拟的优缺点。

　　3。用一种编程语言写n!的算法。

　　4。画出CMOS的图，画出tow-to-one mux gate。

　　5。说出你的最大弱点及改进方法。

　　6。说出你的理想。说出你想达到的目标。 题目是英文出的，要用英文回答。

　　ASIC:

　　1。一个四级的Mux,其中第二级信号为关键信号 如何改善timing

　　2. 一个状态机的题目用verilog实现 不过这个状态机话的实在比较差很容易误解的

　　3. 卡诺图写出逻辑表达使...

　　4. 用逻辑们画出D触发器

　　5. 给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决

　　定最大时钟的因素同时给出表达式

　　6。c语言实现统计某个cell在某.v文件调用的次数(这个题目真bt)

　　7 cache的主要部分什么的

　　8 Asic的design flow....

　　补充：用逻辑门画D触发器

　　共五道题,大致如下:

　　1.图示从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.

　　2.用perl或TCL/Tk实现一段字符串识别和比较的程序. (唉,都不懂)

　　3.画出一种CMOS的D锁存器的电路图和版图.

　　4.解释setup time和hold time的定义和在时钟信号延迟时的变化.

　　5.解释latch-up现象和Antenna effect和其预防措施.

　　1。电流公式

　　2。平板电容公式(C=εS/4πkd)